LAPORAN AKHIR 1
PERCOBAAN 1
1. Jurnal[back]
2. Alat dan Bahan[back]
1. J-K Flip-Flop
2. Clock
3. Saklar SPDT
4. Logic Probe
5. Power Supply
6. Ground
3. Rangkaian Simulasi[back]
4. Prinsip Kerja Rangkaian[back]
Pada percobaan 1 modul 3 ini terdapat 4 buah JK flip-flop dimana pada untuk JK flip-flop pertama kaki J dan K terhubung ke ground begitu juga dengan kaki R dan S nya. Lalu pada JK flip-flop pertama juga terdapat clock. R dan S akan aktif ketika sama-sama berlogika 0 atau bisa disebut dengan aktif low. Pada JK flip-flop sesudah nya inputnya tergantung pada R dan S JK flip-flop yang pertama sehingga output yang didapat berubah-ubah atau bisa disebut counter up dengan jumlah 15 bilangan biner.
5. Video Rangkaian[back]
6. Analisa[back]
1. Analisa output percobaan berdasarkan ic yang digunakan!
Dari percobaan yang telah dilakukan pada praktikum modul 3, jika B0 dan B1 diberi logika 1, maka output yang dihasilkan dari IC 74LS112 atau bisa disebut juga jk flip-flop mengalami counter up yang mana counter sendiri merupakan sebuah rangkaian sekuensial yang mengeluarkan urutan statestate tertentu dan juga aplikasi dari pulsa-pulsa inputnya. Biner pada counter up dari output IC 74LS112 ada sebanyak 0-7 bilangan desimal.
2. Analisa sinyal output yang dikeluarkan jk flip-flop kedua dan ketiga!
Dari percobaan yang telah dilakukan pada praktikum modul 3, maka sinyal output yang dikeluarkan pada rangkaian jk flip-flop itu berubah-ubah yang mana seperti yang telah dilakukan pada percobaan, pada output jk flip-flop mengalami counter up dengan jumlah desimal 0-7 bilangan desimal.
7. Link Download[back]
Tidak ada komentar:
Posting Komentar